Impedanz ist ein Geometrieproblem
Eine 50-Ω-Leiterbahn ist keine Eigenschaft des Netznamens, sondern das Ergebnis von Leiterbahnbreite, Dielektrikumsdicke, Dielektrizitätszahl und Abstand zur Referenzlage. Ändert sich eines davon, wandert die Impedanz. Deshalb sind eine Lagenaufbauzeichnung plus Zielwert die Mindestangabe, die ein Fertiger braucht.
Vom Lagenaufbau her denken
Erst Plattendicke und Lagenzahl festlegen, dann die Dielektrikumsdicke zwischen Signallage und Referenzlage zuordnen. Ein gleichbleibender Dielektrikumsaufbau über Lose hinweg zählt mehr als ein enger nomineller Wert: 50 Ω ±10 %, reproduzierbar, ist leichter zu verteidigen als ein nominelles 50 Ω, das mit jedem Nutzen driftet.
- Referenzlagen unter impedanzgeführten Netzen durchgehend halten; ein Schlitz oder eine Teilung zwingt den Rückstrom zum Umweg und ändert die lokale Impedanz.
- Die Referenzlage mitten im Routing nicht wechseln, außer das Design berücksichtigt den Via-Übergang.
- Vor einem ungewöhnlichen Dielektrikum den Standardaufbau des Fertigers erfragen.
Was wir auf der Linie halten
Unser Prozess deckt 1–38 Lagen, 0,06 mm Leiterbahn und Abstand, 0,1 mm Laservias und Außenkupfer bis 20 oz. Für impedanzgeführte Arbeiten bauen wir Coupons je Los und messen per TDR; ±10 % ist das normale Produktionsfenster, ±5 % werden nach Prüfung des Lagenaufbaus im Einzelfall angeboten.
Wo Designs üblicherweise scheitern
- Zielimpedanz ohne Lagenaufbau — der Fertiger muss den Dielektrikumsaufbau raten, und das Erstmuster verfehlt das Ziel.
- Geteilte Referenzlage unter einem Steckverbinder — die Impedanz stimmt auf dem Coupon und nicht auf der Platine.
- Gemischte Oberflächen auf einem Nutzen — ENIG und HASL haben unterschiedliche Dickenfolgen für Feinpitch-Bauteile.
Die günstigste Korrektur ist eine DFM-Prüfung vor dem Werkzeugbau. Senden Sie Gerberdaten und Impedanztabelle; wir antworten mit dem Aufbau, den wir bauen würden, und den Toleranzen, die wir halten. Diese Prüfung der PCB-Fertigung lohnt sich, bevor das Layout eingefroren wird.
